Transistorschaltung Simulation in LT Spice

Diskutiere Transistorschaltung Simulation in LT Spice im Lehrling und Studi Forum Forum im Bereich WEITERE ELEKTROTECHNISCHE BEREICHE; Hallo! Ich habe ein Problem mit meiner Transistorschaltung: transistorschaltung mit gate.png wenn ich das Gate weglasse, funktioniert das...

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  1. #1 abharakadabra, 05.08.2025
    abharakadabra

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    Hallo!

    Ich habe ein Problem mit meiner Transistorschaltung:
    transistorschaltung mit gate.png


    wenn ich das Gate weglasse, funktioniert das Simulieren. Wenn ich es
    drinhabe, funktioniert es nicht. Die fehlermeldung ist:
    solver = Normal
    Maximum thread count: 16
    tnom = 27
    temp = 27
    method = trap
    Early termination of direct N-R iteration.
    Direct Newton iteration failed to find .op point. (Use ".option
    noopiter" to skip.)
    Starting Gmin stepping
    Gmin = 10
    Gmin = 1.07374
    vernier = 0.5
    Gmin = 0.180144
    vernier = 0.25
    vernier = 0.125
    vernier = 0.0625
    vernier = 0.03125
    vernier = 0.015625
    Gmin = 0.180144
    vernier = 0.0078125
    vernier = 0.00390625
    vernier = 0.00195312
    vernier = 0.000976562
    Gmin = 0.179749
    vernier = 0.000488281
    Gmin = 0
    Gmin stepping failed

    Starting source stepping with srcstepmethod=0
    Could not converge to DC with sources off!
    Starting source stepping with srcstepmethod=1
    Source Step = 3.0303%
    Source Step = 19.8864%
    Source Step = 19.9071%
    Source stepping failed

    Pseudo Transient failed in finding the operating point at 39.0473 µs.
    Trouble finding operating point....skipping operating point for
    Transient analysis.
    Changing Tseed to 9.76562e-08
    Changing Tseed to 9.76562e-10
    Changing Tseed to 9.76562e-07
    Changing Tseed to 9.76562e-11
    Changing Tseed to 9.76562e-06
    Changing Tseed to 9.76562e-12
    Changing Tseed to 9.76562e-05
    Changing Tseed to 9.76562e-13
    Changing Tseed to 0.000976562
    Changing Tseed to 9.76562e-14
    Changing Tseed to 0.00976562
    Changing Tseed to 9.76562e-15

    Convergence Failure: Time step too small; initial timepoint: trouble
    with node "u1:4"

    Simulation Failed: Iteration limit reached

    Total elapsed time: 24.299 seconds.

    Ich habe den time step oft variiert. Es gibt eigentlich keine offenen
    Leitungen. Verwende ich das Gate selber, z.b. so:

    gate.png


    Dann funktioniert das Gate. das komische ist aber, dass aus der
    Spannungsquelle -33 nA fließen und durch den Widerstand -8.3 mA fließen
    (warum minus?)
    Auch wenn ich an den Source Pin einen Widerstand ranmache, funktioniert
    das Simulieren nicht mehr:


    ">[​IMG]



    Vielleicht hat jemand nen tipp? Danke schonmal im Voraus!


    wenn ich das Gate weglasse, funktioniert das Simulieren. Wenn ich es
    drinhabe, funktioniert es nicht. Die fehlermeldung ist:
    solver = Normal
    Maximum thread count: 16
    tnom = 27
    temp = 27
    method = trap
    Early termination of direct N-R iteration.
    Direct Newton iteration failed to find .op point. (Use ".option
    noopiter" to skip.)
    Starting Gmin stepping
    Gmin = 10
    Gmin = 1.07374
    vernier = 0.5
    Gmin = 0.180144
    vernier = 0.25
    vernier = 0.125
    vernier = 0.0625
    vernier = 0.03125
    vernier = 0.015625
    Gmin = 0.180144
    vernier = 0.0078125
    vernier = 0.00390625
    vernier = 0.00195312
    vernier = 0.000976562
    Gmin = 0.179749
    vernier = 0.000488281
    Gmin = 0
    Gmin stepping failed

    Starting source stepping with srcstepmethod=0
    Could not converge to DC with sources off!
    Starting source stepping with srcstepmethod=1
    Source Step = 3.0303%
    Source Step = 19.8864%
    Source Step = 19.9071%
    Source stepping failed

    Pseudo Transient failed in finding the operating point at 39.0473 µs.
    Trouble finding operating point....skipping operating point for
    Transient analysis.
    Changing Tseed to 9.76562e-08
    Changing Tseed to 9.76562e-10
    Changing Tseed to 9.76562e-07
    Changing Tseed to 9.76562e-11
    Changing Tseed to 9.76562e-06
    Changing Tseed to 9.76562e-12
    Changing Tseed to 9.76562e-05
    Changing Tseed to 9.76562e-13
    Changing Tseed to 0.000976562
    Changing Tseed to 9.76562e-14
    Changing Tseed to 0.00976562
    Changing Tseed to 9.76562e-15

    Convergence Failure: Time step too small; initial timepoint: trouble
    with node "u1:4"

    Simulation Failed: Iteration limit reached

    Total elapsed time: 24.299 seconds.

    Ich habe den time step oft variiert. Es gibt eigentlich keine offenen
    Leitungen. Verwende ich das Gate selber, z.b. so:


    ">[​IMG]



    Dann funktioniert das Gate. das komische ist aber, dass aus der
    Spannungsquelle -33 nA fließen und durch den Widerstand -8.3 mA fließen
    (warum minus?)
    Auch wenn ich an den Source Pin einen Widerstand ranmache, funktioniert
    das Simulieren nicht mehr:

    ">[​IMG]
    Vielleicht hat jemand nen tipp? Wäre für jede Hilfe sehr dankbar!!
     
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